日立化成株式会社（总部︰东京都千代田区，执行董事社长：丸山 寿，以下简称"日立化成"），本次以用于形成精细线路的感光膜"RY-5100UT系列"获得了"第13届JPCA奖"。本次是日立化成第九次获得"JPCA奖"。颁奖典礼于6月7日（周三）16:40在JPCA Show 2017/2017大型电子展/WIRE Japan Show2017/2017微电子展/JISSO PROTEC 2017的发布中心（东京国际展示中心(Tokyo Big Sight)东侧第7展厅内）举行。
JPCA Show 2017/2017大型电子展/WIRE Japan Show2017/2017微电子展/JISSO PROTEC 2017，由一般社团法人日本电子电路工业协会（JPCA）组织、运营，"JPCA奖"以表彰在电路技术及产业的发展进步过程中取得显著成就的产品、技术为目的而创立，以各展会的平行策划、出展产品技术研讨会"NPI（New Product Introduction）展示"中的发表者作为评选对象。由学术界、电路界、专业杂志编辑等委员构成的评委会负责审核，评选的标准是：(1)产品、技术的独创性（独自性、原创性），(2)在产业中的发展性、未来的潜力，(3)可靠性，(4)对于时代的适用性。
"NPI展示"中演讲内容的介绍
- 主题
- "用于精细加工的感光材料的开发动向"
- 演讲日期
- 6月8日（周四） 12:50～JPCA Show 2017 7H-NPI会场Ⅱ
（东京国际展示中心、东侧第7展厅内）
- 演讲者
- 日立化成株式会社 开发统括本部 电子相关材料开发中心
感光材料开发部 主任研究员 大桥武志
- 演讲内容
- 伴随着搭载在智能手机等上面的半导体封装的小型化、薄型化和功能高度化，半导体封装基板电路的高密度化、精细化得到了进一步发展。在2016年批量生产的半导体封装基板电路的最小导体宽度（线宽）/最小导体间距（间隔）（以下称"L/S"）*1为L/S=8/8μm，但是我们预想在2020年，研究、试生产的水平会达到L/S=2/3μm*2。半导体封装基板的电路，是沿着以感光膜形成的抗蚀图形*3通过金属电镀而形成的（半加成法）。伴随着电路的高密度化、精细化，要求有能够形成更加精细抗蚀图形的感光膜，大家担心，一旦抗蚀图形更加精细，会发生抗蚀图形崩溃的问题*4，产生电路缺口、断线，以及解析度不足*5等问题。
日立化成开发了可以实现比过去更高密度精细电路的感光膜"RY-5100UT系列"。"RY-5100UT系列"通过独创的材料复合技术，降低了抗蚀层的亲水性*6，抑制吸胀*7，从而能够防止产生抗蚀图形崩溃、解析度不足等问题，能够实现更加精细的抗蚀图形。通过在使用"RY-5100UT系列"形成的抗蚀图形上进行金属电镀，可以形成L/S＝2/2μm的高密度精细电路。
"RY-5100UT系列"，伴随着半导体封装的进一步小型化、薄型化、功能高度化等需求的扩大，预计今后需求会不断增加。
展会期间，用于形成精细电路的感光膜"RY-5100UT系列"将在JPCA Show 2017的本公司展位（展位编号：7C-26）展示，同时也会在会场内JPCA奖区的展示柜中展示。
另外，日立化成将于同日6月8日（周四）的13:30开始，在"NPI展示"中进行关于"用于形成精细布线的低传输损耗积层膜AS-500HS"的演讲。
- *1
- 电路的最小导体宽度（线宽）／最小导体间距（间隔）被称为线宽和间隔，用L/S来表示。 例如：记载为"L/S=2/3μm"的情况下，所表示的电路形状为，最小导体宽度为2μm，最小导体间距为3μm。
- *2
- 资料来源︰ JPCA 2014 Technology roadmap for PWBs - Buildup substrate
- *3
- 将感光膜涂在半导体封装基板上，在光的照射下，曝光部分的感光膜将会硬化。将没有曝光的（未硬化）的部分通过显影液去除（显影）后，就成为了只留下曝光（硬化）部分的状态。留下的部分称为抗蚀层（保护膜），由多处抗蚀区域形成的图形（图案）称为抗蚀图形。
- *4
- 是指由于抗蚀层吸收显影液膨胀，和由于显影后干燥时的收缩而产生的应力，在基板上形成的抗蚀图形崩溃的现象。
- *5
- 指本来应该被显影液去除的抗蚀层未硬化的部分，因未被除去而残留下来的现象。
- *6
- 指对水具有亲合力的性能。
- *7
- 抗蚀层吸收显影液膨胀的现象。
"RY-5107UT"（厚度7µm）显影后的抗蚀图形(抗蚀线路的宽度和抗蚀间距=1.5/1.5 µm)，
通过这个抗蚀图形，可以形成L/S＝2/2µm的电路。
